* 課程說明 (General Desc<x>ription)
<br>   本課程將以課堂授課為主，以電路設計作業為輔，並搭配期末計畫。
<br>內容分成兩個階段。第一個階段將介紹全數位化的時序相關的電路設計技術，
<br>一開始先複習以硬體描述語言為主的合成式的電路設計流程後，
<br>再介紹 全數位化Tunable Delay Line，Phase-Locked Loop (PLL)，
<br>Delay-Locked Loop (DLL)，Time-to-Digital Converter (TDC)，
<br>Digital-to-Time Converter (DTC) 等電路之架構與實現方法。
<br>第二個階段將討論如何將這些電路用於特殊的場合，如(1)電路速度測試與分級、
<br>(2) 晶片連接線之速度測試與修補，(3)晶片線上健康狀況監控，
<br>(4)多裸晶晶片時脈同步，(5)時脈網路之測試等。
<br>同學修習此門課程後，將具備時序相關電路的設計能力，將一個特定的時序的規格，
<br>透過大部分是標準元件庫細胞的方式實現，並進一步轉化為布局圖，進行精確的功能驗證。
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<br>* 先修課程 (Prerequisites)
<br>    - 邏輯設計(Verilog 硬體描述語言), 積體電路設計導論。
<br>另外，作業及期末計畫需要跑數位電路模擬、合成、與自動產生佈局圖的軟體，
<br>並進行電路特性與效能之歸納和比較。
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<br>* 主要參考書 (Textbook): 無，以論文研討為主。
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<br>* 教學方式 (Teaching Method)
<br>    - 以使用 PowerPoint 投影片為主的課堂討論
<br>       (Lecturing using PowerPoint Slides)，加上期末計畫討論。
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<br>* 教學進度(Syllabus)
<br>(Part I: Fundamentals)
<br>1.	Introduction
<br>2.	Cell-ba<x>sed Design Flow
<br>3.	Delay-Locked Loop
<br>4.	Phase-Locked Loop
<br>5.	Time-to-Digital Converter
<br>6.	Digital-to-Time Converter
<br>(Part II: Applications)
<br>7.	Performance Monitoring for DLL and PLL
<br>8.	Testing of Small Clock Delay Faults
<br>9.	Built-In Speed Grading and Tracking
<br>10.	Delay Testing of Die-to-Die Interconnects in 3D ICs
<br>11.	Delay Monitoring of Die-to-Die Interconnects in 3D ICs
<br>12.	Online PVTA (i.e., Process, Voltage, Temperature, and Aging) Monitoring
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<br>* 成績考核(Evaluation)
<br>    - 實作型作業 20%，實作型期末計畫 25%，期中考25%，期末考 30%。
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