* 課程說明 (General Desc<x>ription)
<br>  晶片內部的執行有一定的時序，就像人的脈搏一樣。因此，每一個晶片內部都常有時序相關的控制電
<br>路，譬如鎖向迴路 (Phase-Locked Loop)、鎖延遲迴路 (Delay-Locked Loop)、時間量化器 (Time-
<br>to-Digital Converter)、數位轉時間之轉換器 (Digital-to-Time Converter)等，這些電路在晶片
<br>設計、設計自動化與測試等領域都有廣泛的應用 (如全晶片高速時脈之產生與控制，異質整合晶片時脈訊
<br>號同步、電路速度測試與分級、連接線速度量測與監控、晶片線上健康狀況監控等)。過去十幾年，有許
<br>多全數位化的時序相關電路之設計理念的發展，因此希望透過此門課程，提供有志於電路設計領域發展的
<br>同學相關的紮實的訓練並建立相關的研發能力。
<br>
<br>* 先修課程 (Prerequisites)
<br>    - 邏輯設計(Verilog 硬體描述語言), 積體電路設計導論。
<br>另外，作業及期末計畫需要跑數位電路模擬、合成、與自動產生佈局圖的軟體，
<br>並進行電路特性與效能之歸納和比較。
<br>
<br>* 主要參考書 (Textbook): 無，以論文研討為主。
<br>
<br>* 教學方式 (Teaching Method)
<br>    - 以使用 PowerPoint 投影片為主的課堂討論
<br>       (Lecturing using PowerPoint Slides)，加上期末計畫討論。
<br>
<br>* 教學進度(Syllabus)
<br>(Part I: Fundamentals)
<br>1.	Introduction
<br>2.	Review of Cell-ba<x>sed Design Flow
<br>3.	Delay-Locked Loop (including Ping-Pong DLL?)
<br>4.	Phase-Locked Loop
<br>5.	Time-to-Digital Converter
<br>6.	Digital-to-Time Converter
<br>(Part II: Applications)
<br>7.	Performance Monitoring for DLL and PLL
<br>8.	Duty-Cycle Monitoring and Correction (DCC)
<br>9.	Fault Tolerant Delay-Locked Loop
<br>10.	Built-In Speed Grading
<br>11.	Delay Testing of Die-to-Die Interconnects in 3D ICs
<br>12.	Built-In Self-Repair for Interconnects in 3D ICs
<br>13.	Delay Monitoring of Die-to-Die Interconnects in 3D ICs
<br>
<br>* 成績考核(Evaluation)
<br>    - 出席 5%，實作型作業 30%，期中考30%，期末考35%。
<br>
<br>