一、課程說明(Course Description)
EE4292 IC Design Laboratory (積體電路設計實驗)
**修課條件: 必需修過邏輯設計、積體電路設計導論(至少得同時修課)
**課程特色: 使用45nm製程進行數位電路晶片之完整流程設計
**今年特點: 預計有三週以「智慧影像處理AI加速器設計」為主題,提供額外的數位電路設計之範例
與練習

Class Hours: Thu 15:30-19:20
Lecture Room: 台達216教室
Lab Room: 資電407 (電機系工作站教室)
Instructor: 黃朝宗
TA: 丁友鈞、張嘉祐、林俊曄、林楷平、廖泓全、吳俊毅

Course objectives:
學習如何將頭腦裡的想法與紙上的演算法,實際以數位電路設計的方式實現於晶片上。

二、指定用書(Text Books)
None.

三、參考書籍(References)
- Cadence Lecture Manuals for Verilog (only in paper format)
- M. Keating and P. Bricaud, Reuse Methodology Manual for System-on-a-Chip
Designs, Springer, 2007.
- TSRI course lecture notes

四、教學方式(Teaching Method)
本課程依數位電路設計的cell-based design flow分為三單元:Verilog硬體描述語言、邏輯合成、
自動佈局繞線。
除了講堂上的授課以外,每週皆有上機實驗課程,另有五次數位電路設計作業(例如先前有RSA加解碼
器、QR code編解碼器、ResNet卷積網路等)與期末專題。本課程強調紮實的Verilog語言撰寫以及CAD
工具的操作,以實際體驗與了解數位電路設計的趣味與精髓。

五、教學進度(Syllabus)
Part I – Verilog HDL: 四週
Part II – Logic synthesis: 四週
Part III – Placement & Routing: 三週
Final Project: 六週
智慧影像處理AI加速器設計: 三週

六、成績考核(Evaluation)
Lab (15%)
Homework (55%)
Term Project (30%)

七、可連結之網頁位址
eeclass website