一、課程說明(Course Desc<x>ription) 
<br>EE4292 IC Design Laboratory (積體電路設計實驗) 
<br>Class Hours: Thu 15:30-19:20 
<br>Lecture Room: 台達216教室 
<br>Lab Room: 資電407 (電機系工作站教室) 
<br>Instructor: 黃朝宗
<br>TA: TBD
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<br>**修課條件: 必需修過邏輯設計、積體電路設計導論(至少得同時修課)
<br>**課程特色: 使用45nm製程進行數位電路晶片之完整流程設計
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<br>**加簽方式與規則:
<br>加簽進行方式(線上加簽):
<br>1. 學生於9/15 2PM前，到選課系統上申請加簽
<br>2. 老師於9/15 2PM決定核可加簽的對象(上課人數目標: <75)
<br>3. 之後不再接受加簽，因為已有保留退選的緩衝
<br>
<br>加簽核可優先順序，同順位會再以修過積體電路設計導論或超大型積體電路設計者優先(請於加簽理
<br>由處註明):
<br>1. 電機系大四生
<br>2. 電資院大四生(包含學士班和資工系)
<br>3. 電機系為輔系或雙主修之大四生(請於加簽理由處註明)
<br>4. 電機系相關研究所碩士生
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<br>Course ob<x>jectives: 
<br>學習如何將頭腦裡的想法與紙上的演算法，實際以數位電路設計的方式實現於晶片上。
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<br>二、指定用書(Text Books) 
<br>None. 
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<br>三、參考書籍(References) 
<br>- Cadence Lecture Manuals for Verilog and Conformal (only in paper format)
<br>- M. Keating and P. Bricaud, Reuse Methodology Manual for System-on-a-Chip 
<br>Designs, Springer, 2007.
<br>- TSRI course lecture notes
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<br>四、教學方式(Teaching Method) 
<br>本課程依數位電路設計的cell-ba<x>sed design flow分為三單元：Verilog硬體描述語言、邏輯
<br>合成、自動佈局繞線。除了講堂上的授課以外，每週皆有上機實驗課程，另有五次數位電路設計作
<br>業(例如先前有RSA加解碼器、QR code編解碼器、ResNet卷積網路等)與期末專題。本課程強調紮實
<br>的Verilog語言撰寫以及CAD工具的操作，以實際體驗與了解數位電路設計的趣味與精髓。
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<br>五、教學進度(Syllabus) 
<br>Part I – Verilog HDL: 四週
<br>Part II – Logic synthesis: 四週
<br>Part III – Placement & Routing: 三週
<br>Final Project: 六週
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<br>六、成績考核(Evaluation) 
<br>Lab (15%)
<br>Homework (55%)
<br>Term Project (30%)
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<br>七、可連結之網頁位址 
<br>eeclass website
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<br>八、生成式AI工具使用規定
<br>可使用相關工具，但學生必須述明使用的方式。
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