EE5254 Advanced Digital Design Flow (高等數位晶片設計流程) [updated on
2023/12/27]

一、課程說明(Course Description)
**教學目標:
學習數位電路晶片之進階設計流程，與現今趨勢接軌，培養後摩爾定律時代所需之晶片設計知識

**課程特色:
使用TSMC 16nm FinFET設計教育套件(N16 ADFP)演練數位電路晶片之進階設計流程，包含FinFET
library, hierarchical flow, flip chip, power gating等

**修課條件:
必須修過積體電路設計實驗，或類似具有數位電路晶片流程實際演練之課程

**特別註明:
1) N16 ADFP的使用有安全上的要求，必須確保ADFP資料不會外流，因此ADFP工作站會要求學生只
能上傳資料，但無法下載(可能有電機系工作站使用切結書須簽署)
2) 此課程須長時間使用EDA tool完成上機實習、作業與專題，若無相關經驗或準備，切勿輕易嘗
試

**選課說明:
目標修課人限為30人，僅在加退選期間透過加簽選課，並僅供電資學院和半導體學院學生修課，會
在第一次上課(2/22)說明加簽細節，並在隔日(2/23)中午前通知結果

**加簽門檻:
1) 必須修過積體電路設計實驗，或類似具有數位電路晶片流程實際演練之課程
2) 任何有助加簽順位之說明，相關修課證明(EE4292 IC Design Lab最佳)、成績表現(如A+)

**上課資訊:
Class Hours: Thu 15:30-19:20
Lecture Room: 台達201教室
Lab Room: 資電407室
Instructor: 黃朝宗
TA: 陳永泰、李牧賢、盧柏彥、陳柏瑋、張愷峰

二、指定用書(Text Books)
None.

三、參考書籍(References)
- TSMC N16 ADFP document
- User guides of Design Compiler, PrimeTime, Liberty, Innovus, VC LP, Quantus,
and Voltus
- UPF standards (IEEE std 1801-2009, 1801-2013, 1801-2015)
- M. Keating et al., Low Power Methodology Manual for System-on-Chip Design,
Springer, 2007.
- Collected materials and papers

四、教學方式(Teaching Method)
本課程教學包含兩種形式：課堂上課和上機實習；大致上每週會先進行課堂上課，再接著上機實
習；上課內容以說明原理與技術為主，而實習以實際演練為主，會以一小型智慧影像CNN加速器為基
底，從simulation和synthesis，一路完成到sign-off verification；共有三份大型作業以及一
個Term project。

五、教學進度(Syllabus)
Introduction: 兩週
Part 1–Basic FinFET Design Flow: 六週
Part 2–Low Power Design Flow: 四週
Part 3–Term Project: 六週

六、成績考核(Evaluation)
Lab (10%)
Homework (60%)
Term Project (30%)

七、可連結之網頁位址
eeclass website


八、生成式AI 使用規則
有條件開放，請註明如何使用生成式AI於課程產出